河南工程学院
《EＤＡ》课程设计
系 别 电气信息工程系 专 业 电子科学与技术 班 级 ０941班 组 员
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基于Vｅrilog HDL数字频率计设计与实现
摘 要： 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测
量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法,如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本文阐述了用Verilｏｇ HＤL语言设计了一个简单的数字频率计的过程
关键词:周期；EDA；Verilog ＨDL；数字频率计；波形仿真
目录
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１ 引 言ﻩ错误!未定义书签。
1.1 数字频率计概述 .............................. 错误!未定义书签。 1.2 频率测量的思想和方法ﻩ错误!未定义书签。 2 Ｖeｒilog ＨDL简介ﻩ错误!未定义书签。
２.1 Vｅriloｇ ＨDL的简介 ...................... 错误!未定义书签。
2.2方案比较…………………………………………………………………10
3 数字频率计设计原理以及实现ﻩ错误!未定义书签。
４ 总结 ............................................. 错误!未定义书签。 参考文献ﻩ错误!未定义书签。
１ 引 言
在电子测量领域中，频率测量的精确度是最高的,可达１0—1０E-13数量级。因此,
在生产过程中许多物理量，例如温度、压力、流量、液位、ＰH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。
国际上数字频率计的分类很多。按功能分类,测量某种单一功能的计数器。如频率计数器，只能专门用来测量高频和微波频率;时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高,可达ns数量级;特种计数器，它具有特种功能,如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频率计按频段分类 (1)低速计数器：最高计数频率＜10MＨｚ； (２）中速计数器：最高计数频率10—100MHｚ； (３)高速计数器:最高计数频率＞１00ＭHz; (4)微波频率计数器：测频范围1—80GＨｚ或更高。
单片机自问世以来，性能不断提高和完善，其资源又能满足很多应用场合的需要,加之
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单片机具有集成度高、功能强、速度快、体积小、功耗低、使用方便、价格低廉等特点,因此,在工业控制、智能仪器仪表、数据采集和处理、通信系统、高级计算器、家用电器等领域的应用日益广泛,并且正在逐步取代现有的多片微机应用系统。单片机的潜力越来越被人们所重视。特别是当前用ＣMOS工艺制成的各种单片机，由于功耗低，使用的温度范围大,抗干扰能力强、能满足一些特殊要求的应用场合,更加扩大了单片机的应用范围,也进一步促使单片机性能的发展。
1.1 数字频率计概述
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长,得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短,测的频率值刷新就越快,但测得的频率精度就受影响。本文数字频率计是用数字显示被测信号频率的仪器,被测信号可以是正弦波,方波或其它周期性变化的信号。如配以适当的传感器,可以对多种物理量进行测试，比如机械振动的频率，转速,声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器ﻪ电子系统非常广泛的应用领域内,到处可见到处理离散信息的数字电路。
数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。ﻪ集成电路的类型很多,从大的方面可以分为模拟电路和数字集成电路2大类。数字集成电路广泛用于计算机、控制与测量系统，以及其它电子设备中。一般说来，数字系统中运行的电信号,其大小往往并不改变，但在实践分布上却有着严格的要求,这是数字电路的一个特点。数字集成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领域ﻪ。
1.2 频率测量的思想和方法 1.频率测量的基本思想
测量被测信号在单位时间内的脉冲个数，其数字表达式 f = Ｎ / t
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其中:
F为被测信号的频率 N为脉冲的个数
T为被测信号产生Ｎ个脉冲所需的时间 频率测量方法
直接测量法:直接测量被测信号的频率，通过计数法来对被测信号在一定时间内的脉冲个数进行计数。直接厕灵法的结构框图如图1.2.1所示。
图1．2.１ 直接测量法的结构框图 误差来源
① 技术过程中最大存在着±1个字的量化误差
② 对时间t的准确把握，主要包括准时钟的时间准确性、整形电路、分频电路以及技术时间控制闸门的开关速度等因素。 直接法测量的最大相对误差可以表达为
（ ｄf/f ）ｍａx=±（ |１/N｜ + |G| )=±( |1/ｆt｜ + |Ｇ| ) 其中：
N为脉冲的个数,G为标准时钟的频率稳定性,f为被测信号频率，ｔ为被测信号产生N个脉冲所需的时间。 功能及技术指标
● 频率测量范围： 1０Hz ~ 1０0ＭHz ● 测量分辨率： 1Hz ● 测量通道灵敏度： 5０mVpｐ ● 通道输入阻抗:不小于10０ｋΩ ● 测量误差：±1
被测信号 放大整形 计 数 测量结果 标准时钟 分 频 --
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● 测量结果显示:６位数码管显示
其中，被测信号可以有三种，分别是方波、三角波和正弦波;测量结果显示采用六个数码管来显示；量程为:0~999999Hz、
２ Vｅriloｇ HDL简介
2.１ Verilｏg HＤL的简介
Veｒilog HDL是一种硬件描述语言（hardwａre desｃriptｉoｎ lａｎguａｇe),
为了制作数位电路(数字电路）而用来描述ＡSＩＣs和FPGAs的设计之用。Vｅrilog 的设计者想要以 C 程序语言（en：C pｒoｇrａmmｉng ｌａnguａge)为基础设计一种语言,可以使工程师比较熟悉跟容易接受。事实上,它产生与 C 程序语言类似的不严谨性质,并且大概与Paｓcal很相像。
这种语言跟传统的程序设计语言不同,在于它的程序叙述并非严格地线性(循序)执行。Ｖerilog 模式包含不同模组(moduｌes)的阶层关系。模组(modules)是输出(iｎputs)和输入(ouｔpｕts)所定义出来的一个集合。在每个模组中,有一串的电线（wires)、暂存器(rｅgisteｒｓ）和子模组（submodules)的定义。并且在每个模组里面,语言叙述大部分都被群组成为各种的执行区块（bｌｏｃks）,用来定义该模组所产生的行为描述。在每个区块(blocks)内,使用 begin 和 enｄ 的关键字来区隔开来，其中的叙述是循序被执行。但是同一个设计,不同的区块间的执行是平行的。
这个语言的叙述之子集合是可合成(ｓynthesizable）。如果在一个电路设计的模组中仅包含可合成的叙述，那麽这个电路设计就可以被适当的软件,转换合成为电脑芯片的电路layouｔ。
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2.２方案比较
在设计过程中，小组的组员由于设计思路不同选择了两种不同的设计方案,现将两种设计方案呈述如下:
①四位数码管显示设计方案 ②六位数码管显示可调量程设计方案
经过比对两种方案各有优劣，第一种方案由于简单,可操作性强；第二种方案量程大,实际意义比较大,所以经过商量，我们组决定两种设计方案都做下来。
3 数字频率计设计方案及实现
方案一
要测量待测信号的频率,需要一个基准信号对其计数。我选择了系统自带的２MHz的时钟信号，通过分频器产生0．5Hｚ的基准信号，然后利用此信号高电平或低电平时对输入信号的上升沿计数,结果即1s内待测信号的上升沿数,即频率。
ﻩ 关于量程的显示,首先用1s的基准信号对待测信号计数,得到的计数值需要进行判断。判断过程如下：0＜cｎｔ<10０0０,量程10kHｚ,led1灭,ｅn=0 ﻩ 1０0０0 通过en可以从三个分频器产生的1s,0.1s,0.０1s三个中选择一个合适的时钟,通过计 数模块得到计数值送到显示模块，最后的测量值为数码管显示值乘以量程代表值。 -- -- 系统流程图如下: 分频1s 计数 判断 量程显示 分频0.1s 选择时钟 计数 待测信号 系统采用自底向上的设计方法，最底层采用VerｉloｇHＤL硬件描述语言实现,尔后生成模块,连接,调试。 显示 分频0.01s 三. 方案实现 由流程图可以看到共分成8个模块。 cｌock1~３：三个分频器，分别产生1s,0.１s，０.０1s的时钟信号,以clｏck1为例，clｋ_in为系统时钟,cｌk为分频产生信号。源代码如下： mｏduｌｅ clock1(cｌk_ｉn，clk); in ｐ u ｔ ｃ lk_ ｉ n; ouｔpｕｔ ｃlk; reg ｃlk; reg [2５:0］ cnt； ａｌwａｙs @(posｅdge cｌk_in) iｆ(cnt<2499９99９) cnt=cnt+１; /／ (５0mhz／1ｈz＝500000０0，cnt<[5０００0000/2－1=2４999999]） else begin ｃｎt=０； cｌk ＝！ clk; -- -- ｅｎd ｅnｄmｏdule ﻩ2）count1：计数模块,用1ｓ时钟对待测信号计数,unknoｗn为待测信号，cnt为计数值。源代码如下: mｏdｕle couｎｔ1 （cｌk，ｕnkｎown,cｎt); ﻩinpｕt clk，uｎknown; ﻩoutpｕｔ [２4：0]cnｔ; ﻩｒｅg ［2４:0]tｅmｐ; reg [24:0]cnt; always @(ｐosedge unkｎｏwｎ） ﻩbｅｇｉn ﻩ ﻩ ﻩ ﻩﻩ ﻩｉf (clk) ﻩｂｅｇiｎ temp＜＝temp+2b’10; ｅｎd ﻩelse ﻩ ﻩ ﻩﻩ ﻩ ｂegin ｉｆ(tｅmp>０) ﻩ ﻩ ｂｅgｉｎ cnｔ＜=tｅmｐ; ﻩｅnd ﻩteｍp<=0; ﻩﻩﻩenｄ -- -- ﻩend endｍodule 3)ｊudｇe:判断模块,对计数值进行判断，ｌed1~３代表量程10kHz,100kHz，1MHz，ｅｎ用来选择基准信号。源代码如下: ｍｏdｕｌe judge (ｃnt，ｌeｄ１,lｅｄ2,ｌed３，ｅn); ｉnｐuｔ [24:0]cnt； outpuｔ led１，leｄ2,lｅd３; ｏutput ［1:0]ｅｎ; reｇ ［1:０］en; reg ｌｅd1,led2,led3; ａｌwaｙｓ ＠(1) begin iｆ （ｃnt＜１000０) begin ﻩｌｅd1<=1; ﻩled２＜=０; led3<=0; en＜=2'b００; ﻩｅｎｄ ｅｌse iｆ(cｎｔ<100000&＆cｎt＞１0０00) ﻩbegin ﻩｌed1<=0; led２<=1； -- -- ﻩled３<=0; ﻩｅn<=2'b01; ﻩend eｌsｅ ﻩbegin led1<=0; ｌed２<=0; ﻩｌｅd3<=１; en<＝2'b1０; ｅnd else begin ｌｅｄ１<=0; ｌed２<=0； lｅｄ３<=0; end end ｅｎdｍoｄule 4） ｓelecｔ：通过ｅｎ选择基准信号，cｌｋ1~3为分频产生的时钟信号,通过en选出一个合适的clk对待测信号计数。源代码如下: module ｓelect (clk1,ｃlｋ2,clｋ３,en,cｌｋ)； iｎput clk1,cｌｋ２,clｋ3; ｉnput [1：０]en; -- -- output clｋ； reg clｋ; alwayｓ ＠(1) iｆ（en==0) ﻩ bｅgin clk＜=clｋ1； ﻩend elｓe begin ﻩﻩif(ｅn==１) ﻩ ｂegiｎ ﻩﻩclk<=ｃlk2; eｎd eｌse ﻩﻩbegiｎ ﻩﻩ ﻩ ﻩﻩ ﻩ ｅndｍoduｌe ﻩ if(en==2) beｇin ﻩﻩclk<=clｋ3; ｅnd enｄ eｎd -- -- 5)coｕnt2:计数，clｒ为清零信号,输入1清零,ｃoｕｔ1~4为四个寄存器,分别存储计数值的四位数。源代码如下： moｄｕle ｃｏunｔ2 （cｌk,unｋｎoｗn,couｔ1,couｔ2，ｃout3,cout4,clr); ｉnpuｔ clk,unknｏwn,cｌｒ; outpuｔ [３：0]cｏｕｔ1,coｕｔ２，coｕt3，cout4; rｅｇ [３:0］ｎuｍ1，ｎuｍ２,ｎｕm3,num4； rｅg [3:0]cout1，couｔ2,cout3,cout４； ａｌwａyｓ @（posedge unknｏwｎ) ｉf(!clr） begin ﻩ if（clk) bｅgin if(num1＞＝9) ﻩﻩbｅgｉn ﻩﻩｎuｍ1<=0; ﻩ if（nｕm2>=９） ﻩbegin nｕm2<＝0； iｆ(ｎuｍ3>＝9） ｂｅgin ﻩﻩnum3<=0; ﻩ ｉf(nｕm4>＝9) begｉn -- -- ﻩ ﻩ num４<=0; end ﻩelse ﻩﻩｎuｍ４<=nｕｍ4+1； end ﻩelsｅ nｕm3<=num3+１； end elsｅ ﻩﻩnum2<=num2+1; ﻩ end ｅlsｅ num1<=nｕm１+1; ﻩend ﻩｅlse ﻩbegin iｆ(nuｍ１｜｜num2||num3｜|ｎｕm４) ﻩﻩ ﻩ ﻩﻩﻩbegｉn ﻩbegin ﻩﻩﻩcｏut1<=num1; ﻩcouｔ２<=num2; ﻩﻩﻩﻩcout3＜=ｎuｍ3; ﻩﻩ ｃout4＜=nuｍ４; -- -- ﻩﻩ ﻩend ﻩ num１<=0; ﻩﻩﻩ nuｍ2<=0; ﻩ ﻩ ｎｕｍ3<=0； ﻩﻩﻩnｕm４<=０； ﻩﻩﻩｅｎd ﻩ eｌsｅ cout1<=0; ﻩﻩﻩｃouｔ2＜＝0; ﻩ cout3＜=0； coｕｔ4<＝0; ﻩ endﻩ enｄ else ﻩ bｅgin ﻩ cout1＜=0; coｕt2＜＝0； ｃｏut3<＝０; ﻩﻩ cout4<=0; ﻩ end ｅndｍodｕle 6)：dａta_ｍux数值选择模块 mｏdule ｄatａ＿muｘ（ｄisp_ｓｅlｅct,A0,A1,A2，A３,Q); -- -- ｏｕtpｕt ［３：0] Ｑ; input ［1:0］disp_seleｃt; ｉｎpuｔ [3:0] Ａ0,A１,A2,Ａ3； ｒｅg [３:0] Ｑ； ａlｗaｙs ＠(disp_ｓeｌect,A3,A２，A1,A0，Ｑ) bｅｇin cａsｅ(） ﻩ 2＇b11： Q ＜= A3; 2'ｂ10: Q <= A2; ２'b01: Ｑ <＝ A1; ﻩ 2'ｂ0０: Q ＜= A０； default: Q <= 4'ｂ0； enｄcase ｅｎd endｍoduｌe 7）：diｓpseleｃt位选模块 module dｉspｓeｌect(ｃlk，dｉsp_ｓelｅct,Q); ouｔput ［3:０] Q； ｏｕtput ［1:0] ｄisp_seleｃt; iｎput clk; ｒeg [３：0] Q； reg ［1:0］ disp_sｅleｃt; aｌwａys @(ｐosedgｅ clk) -- -- bｅｇin ﻩｉf(dｉsｐ_select < 2'ｂ11) ｄiｓp＿selｅcｔ <= dｉsp＿select + 2＇ｂ1； ﻩeｌsｅ dｉsp＿selｅct <= 2＇b0; cａse(dｉｓp_selecｔ) ２＇b1１: Q <= 4'ｂ0111; ﻩ 2'b1０: Q <= 4'b１０1１； ﻩ 2'b01: Q <= ４'ｂ1１０1; ２'ｂ00: Ｑ <= 4'b１11０； ﻩ defａult: Ｑ <= 4'b111１; ﻩｅｎｄcasｅ end enｄmodule 8）:disｐdeｃoder显示模块，每位输出转换为七段数码管显示。源代码如下: moduｌｅ dｉｓpdecｏder(disp_sｅlecｔ,ｄaｔa_out,ｃlk,ｄata_in); ｏutpuｔ ［6:0] data_ｏｕt； ｉｎpuｔ ［１:0] diｓp_select; inｐut cｌｋ； input [３:0] dａta_in; reg [６:０] datａ＿oｕｔ; alwaｙs @（cｌk,diｓｐ_sｅlｅct，data_in,daｔa_out） ｂegｉn -- -- ｉf(ｃlk) cａｓe(ｄata＿ｉn） 0 ： data_ｏuｔ <= 7'b１0０00００; //０ 1 : dａta_oｕt <＝ 7'b1１1１０01; //１ ﻩﻩ2 : dａta_ｏut <= 7'ｂ0１０0100; /／２ ﻩ 3 : datａ_ouｔ <＝ 7＇b0１10000； ／／3 ﻩ ﻩ ４ ： data＿out <= ７'b0011０01; //４ ５ : ｄata_out <= 7'b０1００100; ／/５ 6 : daｔa_ouｔ <= 7＇b1０１１１11; //6 7 : ｄａｔa_ｏut <＝ 7'b0001111； //7 ﻩ８ : data＿out ＜= 7'ｂ1１11111； /／８ ９ ： datａ_ｏut <= 7＇b11０11１1; /／9 defaｕｌｔ ： dａta_out <= 7＇b10000００; ﻩenｄｃase end eｎdmodule 各模块编译无误后连线组成完整系统。 顶层电路图如下： -- -- 四.方案测试 ﻩ顶层图形文件建立后,对系统进行仿真，由于仿真时对输入输出信号的频率有要求，所以先对每个模块进行仿真。 cloｃk1模块,仿真波形如下： 由于仿真对分频有要求，因此这里只进行了低分频,仅证明程序可进行分频，此波形为１0分频,输入周期为2０ｎｓ，输出2００nｓ,结果正确。 2)jｕｄge模块,取cnｔ［19]=0,即cnt=５2４２88Hz∈（10０k,１M），仿真波形如下: -- -- 可见led3为１,符合判断结果。 ３）selｅcｔ模块,取 eｎ=01,即选择 clk2，仿真波形如下： 由图可见,输出ｃlｋ频率即为ｃlk2频率,但是有一定延时。 4)data_muｘ模块,disｐ_select输入为11,Q取值为Ａ3,波形正确 ５）dｉspselect位选模块，根据输入波形扫描位码, -- -- 6)ｃouｎt1模块，在一个完整波形ｃlｋ内对unkｎoｗn计数,ｃlk周期为2uｓ，uｎknowｎ周期为２0ns,计数转换为十进制后为10０,结果正确。 五、系统框图 -- -- 方案二 数字频率计允许测量信号的类型有三种:方波、三角波和正弦波,并且信号的测量通道灵敏度为 50mVpｐ,为此，需要将被测信号放大整形成标准的TTＬ电平的方波型号,便于CPLＤ/FPGA对信号脉冲的计数。在按键的设计中,需要考虑实际按键的消抖问题。标准时钟为频率计测量提供精度相对比较高的时基信号,其时间的稳定性与精度将会直接影响到频率计测量的准确性。频率计将测量的结果通过6位数码管（LEＤ）来显示。数字频率计中的CPLＤ/FPＧＡ是频率计的核心,主要实现在一定时间内，对被测信号的脉冲个数进行计算，并且转化为相应的频率值显示在六个数码管上。首先将系统分成七个模块来分别设计仿真。分别有以下七个模块：经过上述模块化划分后的结构框如图4.1所示 -- -- 图4.１ 模块化划分后的结构 ● 计数模块cｏunteｒ：对包含被测信号频率信息的脉冲进行计数 ● 门控模块gaｔe_coｎｔrol:根据量程，控制技术模块计数。 ● 分频模块fdiｖ:将标准时钟分频，得到计数以及动态显示所需的时钟。 ● 寄存器模块ｆlｉｐ_latch：对计数模块的计数值进行寄存。 ● 多路选择模块daｔa_mux：根据动态选择信号,选择相应的需要显示的计数值 ● 动态为选择模块disｐｓｅlevt：输出动态显示中的位选信号 ● BCD译码模块ｄispｄenoder：将BCD码译成数码管的显示数据 计数模块couｎｔer 该模块主要完成对被测信号经过放大整形后输入到可编程逻辑器件的F＿IN信号是现在一定的时间下的计数,采用六个异步BCD码十进制计数器来实现 0～９99999范围的计数。 计数模块的结构框图如图４.２.1所示。 -- -- 图4.2．1 计数模块的结构框图 根据模块实现的功能设计Ｖeriｌog HＤL源代码如下： moｄuｌe counter(EＮ,CＬR,F_IN，F_OUＴ,Q0,Ｑ1，Q2，Q３,Q4,Q５）； oｕtput [3:０］ Q5，Q4,Ｑ3,Q２,Q1,Ｑ0; oｕtpuｔ F_ＯUT; inpｕt EN; ｉnput CLR； inpｕt Ｆ＿IN; reｇ [3：0] Q５,Ｑ4,Q３,Q2,Ｑ1,Q0； reｇ F_ＯUT； ｒeg Ｆ＿out0,Ｆ＿ｏut１，F_ｏut2,Ｆ_out３,F＿ouｔ4； alwａys @(poｓedge F_ＩＮ) begｉn ｉf((EN == 1'b１)＆&(CＬR == 1'b0）&&(Q０ != 4'ｂ1001)) bｅgin Q0 <= Q０ + 4'b00０1; Ｆ＿ＯUT <＝ 1＇b0; ｅnｄ elｓe begin ﻩＱ0 <= 4'b0０00; ﻩｉf（(EＮ == 1＇b1）&＆(CLR ＝= 1'b０)＆&(Q1 != ４'b1001)) beｇin ﻩ Ｑ1 <= Ｑ１ + 4'b0001; F_OUT <= 1'b0; end ﻩｅlsｅ ﻩｂegin -- -- ﻩ Q１ ＜＝ ４'b０000; ｉf((EN =＝ １'b1)&&（CLR == ﻩ ０1; ﻩ Ｆ_ＯＵT ＜= 1'b0; Q４ <＝ Ｑ４ + ４＇ｂ0０ １'b０)&&(Q2 != 4'b1001)) ｂegｉn ﻩﻩ end ﻩ else ﻩ Q2 <= Q2 + 4＇b000１; F_OUT <＝ 1'b0; ﻩﻩ begin ﻩ Q4 <= 4'ｂ00０0; if((EＮ == 1'b1)&＆ ﻩ end elｓe ﻩ begｉn ﻩ Ｑ２ <= 4'b0０0０; (CLR =＝ １＇ｂ0）&＆(Q５ ！= ４'b1０01)) ０１; ﻩ F_OUT <= 1'b０; end ﻩ begin ﻩ Q5 <= Q５ + ４＇b00 if（（ＥN ＝= 1'b１)&&（ＣＬR = ＝ 1'b0)&&(Q3 !＝ ４'ｂ1001)) ｂｅgin ﻩﻩ Q３ <= Q3 + 4'b0001; F_OUT <= １'b0; ﻩﻩｅｎd ﻩﻩelse bｅgin ﻩ elｓe ﻩﻩ bｅgin ﻩ Q5 <= 4'b00０0; F_OUT <= 1'b1； ﻩ Ｑ3 <= 4＇b0０00; ｉf（(ＥＮ == １＇b1)＆& end eｎd enｄ eｎd （ＣLＲ == 1＇ｂ０）&&(Ｑ4 !＝ ４＇ｂ１001)） ﻩ begin -- -- ｅｎd end 该模块定义输入端口如下: ● ＥN:异步BCD码十进制计数器的全局使能信号 ● CLR：异步BCD码十进制计数器复位信号 ● Ｆ＿IN：被测信号经过放大与整形处理后的信号 该模块定义输出端口如下: ● F＿OUT：超出技术范围0~999999的输出信号，用来指示提醒用户选择更大的量程。 ● Q0：计数器的最低位输出 ● Ｑ1：计数器的第5位输出 ● Q2：计数器的第4位输出 ● Q3:计数器的第3位输出 ● Q４：计数器的第２位输出 ● Q5：计数器的第1位输出 eｎｄ endmodule 在Aｌｔｅrａ公司的软件工具ＱuarｔusＩI中编译和波形仿真得到波形如图4.2．2所示。 图４．２．２ 计数模块counter的仿真波形 门控模块gate_contｒol 门控模块实现检测外界量程的选择,并且根据量程输出控制６位ＢＣD码十进制计算器的计数时钟,以及在测量完一次信号频率后，计数器计数值清零。计数器的清零要与后级 -- -- 寄存器的锁存时刻做很好的时序配合。应该实在计数器测量完一次信号频率后，首先将数据锁存到寄存器，然后再将计数器值清零,这样可以惊醒下一次测量。 门控模块的结构框图如图4.3.1所示 图4．3.１ 门控模块结构框图 根据模块实现的功能设计Ｖerilog HDＬ源代码如下： modulｅ gate＿contrｏl( ﻩSW０，SＷ1,SW2, ﻩﻩﻩﻩ ｆ1ｈz,f10ｈz,ｆ１０0hz, ﻩ ﻩﻩ ); ｏutpｕt Latｃｈ＿ＥN; oｕｔｐｕt Cｏunｔer_Clr; ｏutput Cｏunteｒ_ＥＮ； output ｄp＿s1hｚ,dp_ｓ10hz,dｐ＿s100hz； inpｕｔ ＳW０,ＳW1，ＳW2; ｉnｐuｔ f1hz,f10ｈｚ,ｆ100ｈｚ; reg dp_s1hｚ,dp＿ｓ1０ｈz,dp_s100ｈz; reｇ ｆref； ｒeg wire_1; rｅg wirｅ＿2； ／/初始化输入以及中间量 iｎitial begｉn frｅf <= １＇b0; ｗire＿1 <= １＇b0; wire_2 <＝ 1'b0； end //根据不同的外界量程选择，选择相应的计数基时钟 ａlways @(SＷ0 ｏr SW1 ｏr SW２ oｒ f ﻩﻩ ﻩ ﻩLatch_EN, ﻩCｏｕntｅｒ_Clr, ﻩ Coｕｎtｅｒ＿EＮ, ｄp＿s1hz，dp_s1０hｚ，dp_s100hz -- -- １hｚ ｏｒ f10hz or f１００ｈz） bｅｇｉｎ if(SW２ == 1'b1) begｉn ｆref <= f１0０hz； ｛dp＿ｓ１hz,dp_ｓ１0hｚ,dp_s100hz} <= 3'b０01; end elｓｅ if(SW1 == 1＇b1) begin freｆ <= f10hｚ; {ｄｐ_s1hz，dp＿s10hz，dp_ｓ10０hz｝ ＜= 3'b010； end else if(SW０ == １'b1) begｉn fｒｅｆ <= f1hｚ; {dp_s1ｈz,dｐ＿s１0hz,ｄp_ｓ100ｈｚ} ＜= 3'b１0０; ｅnｄ 该模块定义输入端如下: ● SW0、SW1、SW２：量程选择开关 ● flhz：1Ｈz的标准时钟输入 ● fl0hｚ：10Hｚ的标准时钟输入 ● fｌ０0hz:100Hz的标准时钟输入 该模块定义输入端口如下： ● Latch_EN:用来是能寄存器所存数据 ● Coｕnter＿Ｃlr：用于计数器的清零 end ／/根据不同的计数基时钟,提供输出相应的计数器计数值的清除脉冲与锁存器锁存脉冲 ａｌwayｓ ＠(posｅdｇｅ fｒef) begｉｎ ｗｉre_１ <= ! wｉｒｅ_1； ｅｎd ａｌwayｓ @（negedge ｆｒef) bｅgin wirｅ_2 <＝ wirｅ＿１; ｅｎd asｓign Cｏuｎtｅr＿ＥＮ ＝ wirｅ_1; assiｇn Ｌaｔch_EＮ = （! Counｔｅr_ＥN) & wire_2； assigｎ Countｅr_Ｃｌｒ = (! Ｃountｅr_EN) & (！ Latcｈ＿ＥＮ) | (！ ｗiｒe＿2）; endｍodulｅ -- -- ● Cｏunｔer_EN:用于使能计数器开始计数 ● dp_s1ｈz:选择9９9999Hｚ量程时,用于控制显示中的小数点位置 ● dｐ_s10hz:选择9999．99Hz量程时，用于控制显示中的小数点位置 ● dp_s10０ｈz:选择99．9999Hz量程时,用于控制显示中的小数点位置 在Ａltera公司的软件工具QｕartuｓII中编译和波形仿真得到波形如图4．3.２所示。 图4.3.２ 门控模块的仿真波形 分频模块fdiv 分频模块在系统全局时钟的驱动下,经过分频得到系统中所需要的多种频率成分的时钟信号。实际的分频模块总共有四个分频时钟,在程序上只需要改变其参数要求即可，所以在这里只介绍50ＭHＺ到1MＨZ的分频,其余的不在介绍。 分频模块的结构框图如图4.4．1所示。 图4.4.1 分频模块结构框图 根据模块实现的功能设计Ｖeriｌog ＨDL源代码如下: -- -- moｄule ｄiｖ1(clk_5０M,clk1，resｅt);// 端口的定义 inｐuｔ ｃlk_５0M,reseｔ;/／ 总的时钟是50M ouｔpuｔ ｃｌk1;//分频后输出的时钟 1KHZ reｇ clk1; reg [31:0] couｎt;//3２位的计数器 always@ （pｏｓedｇe ｃlk_50Ｍ or nｅgｅdge rｅset)//异步复位 bｅgｉn iｆ（!reset) begiｎ clk1＜='ｄ0； cｏｕnｔ=32＇d0; end elｓe ｉf(ｃoｕnt==3２＇d５0_00０)/／ 判断计时器记到了５0_000吗 begiｎ ｃoｕnt＜=3２'ｄ0;//计到５0＿000计数器清零 clk１<=～clk1;//输出的时钟取反 ｅnd/／end begｉn else cｏｕnt<=count+1'ｄ1;// 没计到50_０００计数器加一 eｎd/／end aｌwaｙs endｍoｄule // 结束分频模块 该模块定义输入端口如下: ● Clｋ:全局系统时钟信号 该模块定义输出端口如下： ● clk１为分频信号 ● ｒeｓｅt为复位按键 在Altera公司的软件工具QuarｔusIＩ中编译和波形仿真得到波形如图４.４．2所示。 -- -- 图4．4.2 分频模块的仿真波形 寄存器模块fｌｉp_laｔcｈ 寄存器模块实现每一个测量频率时，计数器计算值的暂时存储。 寄存器模块的结构框图如图4．5.1所示。 图４.5.1 寄存器模块 根据模块实现的功能设计Veｒｉloｇ ＨDL源代码如下： mｏdule flip_latｃh(clｋ,Ａ0，Ａ1,Ａ２,A3,A4，Ａ5，Q0,Q1，Q2,Q3,Q4，Ｑ５ouｔput ［3:０] Ｑ0,Q1,Q2,Ｑ3,Q4,Ｑ５; input clk； ｉnput [３：0] A０，Ａ1,A２,Ａ３,A４,A5; reg [3：０] Q０,Q1,Q2，Ｑ3,Q4,Q5； alwayｓ @(pｏｓｅｄｇｅ clk) begin ﻩQ２ <= Ａ2; ﻩＱ0 <＝ A０; Q３ <= A3; ﻩQ1 <= A1; Q4 <= A4; -- ); -- ﻩQ５ <＝ A5; enｄmｏdｕle 该模块定义输入端口如下: ● clk:所存数据信号输入,当clk的上升沿到来时，寄存器将输入端信号锁存进寄存器,并且改变输出。 ● A０,A1,A2,A３,A４,A５:寄存器的数据输入端 该模块定义输出端口如下： ● Q０,Ｑ1，Q2,Q3，Q4,Q5：寄存器的数据输出端。 在Aｌｔｅrａ公司的软件工具QuaｒtusII中编译和波形仿真得到波形如图４.５.2所示。 eｎd 图４．5.2 寄存器模块的仿真波形 多路选择模块data＿muｘ 多路选择模块实现测量频率值的分时显示，即动态显示。经过多路选择器模块来分时地传输数据。 多路选择模块的结构如图4.6.1所示。 -- -- 图４.６.１ 多路选择模块结构框图 根据模块实现的功能设计Verilog HＤL源代码如下: ｍoｄulｅ data＿mｕｘ（ｄisp＿selｅｃｔ,A0，Ａ1，A2,A3,A4，A5,Q); output ［3:0] Q; ｉnput [２:0]disp＿select; inpuｔ [３：0] Ａ０,Ａ1，A2，A３,A4,A５; reg [3:0] Q； ａlways @(disp_sｅlecｔ,A5，A4，Ａ3,Ａ２，A1,A0,Q) beｇin case(disp_ｓelｅct) 3'b００0: Q ＜＝ A5； ﻩ ３'ｂ０01: Q ＜＝ A4; ﻩ 3'b01０： Q <= A3； ３'ｂ01１: Q ＜= A２； ﻩ ３'b１０0: Q <= A1; ﻩ 3'b101: Q <= A0; ﻩ ｄefault： Q <= ４＇b0; enｄcaｓe ｅnｄ endmodｕle 该模块定义输入端口如下: ● ｄisp＿selｅct：选择信号输入 ● A0,A1,Ａ２,A3,A4,Ａ5:多路选择模块的数据输入端口 该模块定义输出端口如下: ● 多路选择模块的数据输出端口。 在Alｔｅra公司的软件工具QｕarｔusII中编译和波形仿真得到波形如图4.6．２所示。 -- -- 图4.6.2 多路选择模块的仿真波形 动态位选模块dｉspｓｅｌｅct 动态位选模块用来驱动数码动态地显示频率测量数据,分时地选择各个数码管进行显示 动态位选的结构框图4.7．1所示。 图4．７.1 动态位选模块的结构框图 根据模块实现的功能设计Veriloｇ HDL源代码如下： ｍodule ｄiｓpｓelect(clk,disｐ＿ｓelect,Q); ｏutput [5:0] Q; outｐut [2:0] ｄｉｓｐ＿seleｃt; ｉnput clｋ; rｅg ［5:０] Q; ｒeg [２:0] disp_seｌect; aｌways @(posedｇe ｃｌk） begin ﻩiｆ(dｉsｐ_select ＜ 3＇b10１) disｐ＿seｌecｔ ＜= ｄiｓ ｐ＿seｌecｔ + 3＇b1; else ﻩｄｉｓｐ_seｌｅｃt ＜= 3'b０; ﻩｃａse(disp_selｅcｔ) ﻩ 3＇b000: Q <= 6'b100000; ﻩ ３'b00１: Q <= ６'b０1000０; 3＇b01０： Q <= ６'b001000； ﻩ ３'b011: Q <= 6'b００0100; ﻩ 3'b100： Ｑ <＝ 6'b0００010; -- -- ﻩ 3'ｂ101: Q <= 6'b0000０1; ｄeｆauｌt: Ｑ <= ６＇b００ endcase ｅnｄ ｅndｍodule 0000； 该模块定义输入端口如下： ● clk:动态位选的时钟信号输入,一般取1ＫHｚ左右的标准时钟。 该模块定义输出端口如下: ● diｓp_selｅct：动态位选中间量输出,用于与系统中其他模块之间的同步。 ● Q：动态位选信号输出，可以直接接到数码管的公共端。 在Ａlteｒa公司的软件工具QuartｕsＩI中编译和波形仿真得到波形如图4.7.２所示。 图4.7.２ 动态位选模块的仿真波形 BCD译码模块disｐdｅcoder BＣD译码模块主要实现BCＤ码到７段数码管显示码字段的转换,同时，考虑到频率测量中的一些“零”的处理,比如选择量程1~999999Hz，但被测信号频率为100Ｈz，这样在显示的时候就需要将6为数码管的前三位屏蔽。 BCＤ译码模块的结构框图如图4.7.1所示。 -- -- 图4.8．1 BCD译码模块的结构框图 根据模块实现的功能设计Vｅriloｇ HDL源代码如下： moｄuｌe ｄispdecodｅr( ﻩﻩ ﻩｄata_ｉｎ, ｕｔ) begin iｆ(hiｄe ＝= 1'b0） begｉn ， ｃaｓe(ｄata_in） ﻩﻩﻩﻩﻩｄisp＿seｌect, ﻩdp＿ｓ1hz,dp_s１0hｚ,ｄ p_s100hz， ﻩﻩ ﻩﻩQ5,Q4 4'b0０00 ： ｄaｔa＿oｕt <= ７＇b1１1１110； ／/0 ﻩ4＇b０00１ ： data_out <＝ ７ Q3,Q2,Q1,Q0,counter_out, ﻩ ﻩﻩ ﻩﻩ dａta_out, ﻩﻩｄｐ）; 'b0１10000； //1 ﻩ 4'b０010 : datａ_ｏut ＜= outpｕｔ ［6:0] datａ_out; output dｐ; inpｕt [3：０] dａta_ｉn; iｎｐut [2:0] disｐ_select; inpuｔ ｄｐ_s1ｈz，dｐ_ｓ10ｈz,dp_ｓ1０0hz; inｐuｔ [3:0］ Q5，Q4,Q３,Ｑ2,Ｑ1,Q0; input coｕnter_out; reg dp; reg [6:０] daｔa_oｕt； reｇ ｈｉdｅ; iｎitiａl begiｎ dp <= 1'ｂ0; hide <= 1'ｂ0； ｅnd /／译码显示数据 ａlｗａys @(data_ｉn,ｈide,dａta_o 7'b1101１０1； //2 ﻩﻩ４'ｂ001１ ： dａta_out <= 7＇b11110０1; /／3 4'ｂ０100 ： daｔa_out <= 7＇b011０0１1; ／／4 4'ｂ０1０１ : ｄａta_out <= 7'b10１1011; ／/5 ﻩ４＇b０110 : dａta_out <= 7＇ b101111１; //6 ﻩﻩ4'b011１ : data_oｕt ＜= 7＇b11100０0; //7 ﻩ ４'b100０ : ｄatａ_out <= 7'b111111１； //8 ４'b1001 : data_out <= 7＇ｂ11100１1; //9 ﻩ default : ｄaｔａ_ｏut <= ７' ｂ０00０0０0; endcａse -- -- enｄ end ／／小数点位置与零数字的处理 ａlways @(dｉｓp_select,dｐ＿s1h 'b０) && ﻩ ﻩﻩ (Q4 == ４'b０） ＆&ﻩ ﻩﻩﻩ（dp_ｓ１00hz != 1'b1）) ｈide <= 1'b1; ｚ,dp＿s10hz,ｄp＿s１00hz, ｅｌｓe Q５,Ｑ４,Q３,Q2,Ｑ１，ｃountｅr_ouｔ，dp,hide) ｂegｉn if （((ｄisp_selecｔ ＝= ３'ｂ001） && (ｄp_s１00ｈｚ ＝= 1'ｂ1）)|| ﻩ (（disp＿select == 3＇ｂ011) && (ｄp_ｓ10ｈz == 1'b１)）|｜ ((disp_selｅct ＝= 3'b101) && (dp＿ｓ1hz == 1＇ｂ1）)） ｄｐ <＝ 1'b1； eｌse dp <= 1'b0； cａse(diｓp_seｌｅct) 3'b00０: ｂｅgin if(（coｕntｅr_out == 1'b0） && (Ｑ5 =＝ ４'b０)) hiｄe <＝ 1'ｂ1; eｌsｅ hiｄe <= 1'ｂ0; end ３'b0０1： ｂegin ｉf（(counｔer_ｏut =＝ １'ｂ０） &＆ （Q５ == ４ ０; ｅnd 3'b0１１: ｂｅｇｉｎ iｆ((counteｒ＿ｏut ＝= 1'ｂ0) &＆ (Q5 ＝＝ 4'b ０ ) & hｉde <= 1'ｂ0; ｅnd 3'b010: bｅgiｎ if(（counter_ｏut ＝= １'b0) ＆＆ (Q5 ＝= ４'b0) && （(Q3 Ｑ ４== 4 == ＇ ４ｂ 'b0) 0) && && （dp＿s１00ｈz != 1'ｂ１)） ｈｉｄｅ ＜= １'ｂ1； eｌｓｅ hide <= 1＇b ＆ (Q４ == （Q3 (Q2 = ４'b０) &＆ == ４'ｂ0) &＆ ＝ ４ 'b ０ ) && （dｐ_s100hz ！＝ (dp_s10ｈz != 1'b1)) １＇b1)&& -- -- hide ＜= 1＇b1； elsｅ hiｄe <＝ 1＇ｂ0； end 3'ｂ10０： ｂｅgiｎ iｆ（（coｕnｔer_out == 1'b0） && (Q５ == ４＇b0) & 0； (Q1 == ４'ｂ０) ＆& （dp_ｓ100hz != １＇b1)&& (dp_s10hz !＝ １'ｂ1）) hｉde <= １'b1; elsｅ hide ＜= １'b0; end default: hｉde <= １'ｂ ＆ ｅndcas ｅ (Q4 =＝ 4＇ｂ0） && end （Ｑ3 ＝= 4'b0） && endmo ｄule （Q２ ＝＝ 4＇ｂ0) && 该模块定义输入端口如下： ● data＿iｎ：BＣD码字输入信号 ● diｓp_ｓｅlect:来自动态显示位模块，实现两者之间的同步 ● ｄｐ_s1hz,dｐ＿s１0hz，ｄｐ_s100hｚ:输入小数点位置控制信号来自门控模块 ● Q５,Q4,Ｑ3,Ｑ2，Q1,Q0:计数器的计数值输入,用来控制“零”显示控制 ● couｎteｒ_oｕt：计数器计数溢出信号,用来提示用户更换更大量程 该模块定义输出端口如下： ● data_oｕｔ：经过译码后的7段数码管显示数据输出,可以直接连接到数码管的数据端口 ● ｄp：小数点控制信号 在Ａlｔｅra公司的软件工具QｕarｔusII中编译和波形仿真得到波形如图4.8.2所示。 -- -- 图4．８．2 BCD译码模块的仿真波形 顶层电路top 在设计完各个模块后,需要将各个模块有机地组合成一个整体,最后来实现系统的功能。在数字频率计中，同时采用了电路原理图示的设计以及Verilog HDL语言来编写的顶层电路，其中顶层如图４.9.１所示。 图４.9.1 顶层电路tｏp 4 总结 -- -- 为期两周的实训结束了,很辛苦，但是收获很大。刚开始拿到实训题目的时候,说实话连从哪里入手也不知道,只是从网上搜集了相关的资料。资料很全面，但是，资料在手也不知道怎么利用,真的是两眼一抹黑。脑子里根本没有一个完整的流程,心中也没什么底气甚至担心，自己根本不能完成实训。还好，在同学及老师的帮助下完成了实训，达到了锻炼自己的目的。 在实训的第一天,并没有什么好的想法,只是又重新熟悉了一下，Quａrtuｓ II等开发工具的使用方法,其实平常上机课的时候都有练习,但是每次都是照着课本，一步一步照着做，根本没有有意识的去记忆软件的使用方法，而且自己掌握的也仅仅是程序的编译，连生成电路器件都不会。第一天就在学习和练习中过去了,终于在结束的时候,基本掌握了Qｕａrｔｕs II的各项基本功能。算是为实训,打了一个基础。 第二天，开始设计方案了。要完成一个题目,一步步怎么来，都是有章程的。其实设计一个方案并没有想象中那么困难。Ｖeriｌoｇ,其实是一门硬件描述语言，通俗的讲就是通过语言描述一件器件的功能，生成一个虚拟器件,然后将各个虚拟器件连接起来，就组成了一个完整的系统。这个系统就是一个完整的方案设计了。其实,这和数字电路设计其实是很类似的，不同的是数字电路设计中的芯片是别人设计好的，而Ｖeriｌoｇ中的“芯片”是自己设计的。相比较而言，Veｒilog更灵活。在设计过程中,我第一次体会到了，当一个设计者的乐趣。 在和队友的相互探讨学习中,三天的时间就过去了，我们采用自底向上的设计方法,先设计好了各个模块的程序，然后再将各个模块通过顶层电路连接起来。在星期四的时候我们总算将整个系统完成了。 在星期五的那天,我们进行引脚锁定,这时意外出现了，我们做的的是数字频率计，需要用到数码管显示,我们做的是四位显示,设计时我们设计的是静态显示，而实验箱中只有两位的静态显示数码管,还有就是八位动态显示数码管。这时我们有两种选择,一是更改程序设计动态显示,而是通过液晶来显示，通过对比我们决定用动态显示。数码管的动态显示在学习单片机的时候,学习过也并不困难。但是难的是怎样只更改显示部分，而不对其它模块产生影响。通过参考其它实验例程的显示部分,我们终于找到了方法。在星期五当天一套新的方案,我们就从新做出来了。 在第二周的星期一我们在实验箱上进行了仿真，令我们期待已久的结果并没有出来，设计的三个功能，仅有一个实现了。通过查找原因，原来我们设计的计数器出了问题，计数器是整个实验最关键的部分，无论是分频还是计数,都靠它。计数器出了问题频率计是不可能成功的。通过,对计数器的的波形仿真，我们发现了问题,原来我们设定的是仅在输入波形是高电平的时候计数,而在低电平的时候不计数，因此当然计数不准确了。最后我们做了更改，采用输入计数，输出进位的方式进行计数,这样通过串联的方式,那么计数就准确多了。在我们再次将做好的程序下载到实验箱上进行仿真的时候,我们终于成功了。那一刻我们终于尝到了成功的喜悦。 我们体会到了,付出之后收获成功那一刻的喜悦,虽然人辛苦,但是我们认为都很值得,收获也很大。在此感谢在实训期间帮助我们的同学以及指导我们的老师,在你们的帮助下我们才能顺利的完成实训,容我说一声谢谢。 姓名: 学号:2 -- -- 参考文献 [1]陈敬远.数字频率计的VHDL设计[J].浙江传媒学院学报; 2002,０1： 36-3８. ［２］何均 ,杨明.适合于单片机实现的极值搜索算法[J］.单片机与嵌入式系统应用，200４，２4. ［３］杜玉远.基于tｏp-dｏwn方法的数字频率计的设计与实现[J].电子世界, 20０４，5: ３0-３2． [４]钱进.基于AT89C2051的高度精度数字频率计的设计[J].机电产品开发与创新，2０07，20（１)：86-87. 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